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半導体/技術職(機械・電気)/年収900万円以上/年間休日120日以上の求人・転職・中途採用情報
半導体製造管理シニアマネージャー/マネージャー
■半導体製造(前工程・後工程いずれか)のマネジメントを担っていただきます。現場の安定稼働・品質向上・人材育成・工程改善など、製造部門の中核として活躍することが期待されています。 【具体的には】 ・製造部門の統括管理(人員配置、工程管理、設備管理):原価管理、量産用・試作用のロット手配、振出手配、生産活動の運営(チョコ停対策、産業廃棄物の出荷・処理依頼と管理等 ・製造課長・現場リーダーとの連携による業務推進 ・生産性向上・歩留まり改善・品質安定化のための施策立案・実行 ・製造工程の改善活動(QCサークル、5S、カイゼン活動など) ・製造関連規程・標準書の整備と運用 ・安全衛生管理の推進 ・他部門(技術、品質保証、営業など)との連携・調整 ・部門社員の育成・評価・指導
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MASKエンジニア
下記業務をご担当いただきます。 【具体的には】 ・Fill:チップ上でより均一なパターン密度を作成するために使用されるダミー形状の仕様の作成とコーディング、及びFillセル設計を担当いただきます。 ・Retargeting:下流のマスク作成に使用される最終的なウェーハ寸法に合わせて設計形状を変更するコードを作成する責任を負っていただきます。 ・Kerf: CD(Critical Dimension 測定、アライメント、オーバーレイ、その他の計測要件などのプロセス制御ニーズのために工場で使用される KERF (またはフレーム/スクライブ) 内のマクロを作成する責任を負っていただきます。 KERF エンジニアは、配置制約の対象となる領域内にこれらの個別マクロを配置するための自動化のためのコード作成も行っていただきます。 ・Mask Release:マスク作成に関するスケジュールを調整し、後処理されたデータをマスク製造用のマスクメーカーに転送する責任を負っていただきます。 マスクセット全体の購買管理もしていただきます。
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FEOLマネージャー
■同社では、まだ⽇本で開発されていない2nmのロジック半導体を開発‧製造を⾏うために、北海道千歳市にIIMと呼ぶ最先端半導体⼯場の建設しています。2027年初頭に量産開始を予定しています。半導体の前⼯程から後⼯程、そして研究開発や量産技術の確⽴を⾏うため、共に⽇本の半導体産業を盛り上げる仲間を募集しています。 【具体的には】 ・2nm世代、及びBeyond 2nmの先端ロジック開発における主にフロントエンドの業務(TEGレイアウト設計含む)を担い、チーム全体のマネジメントを行っていただきます。 ・フロントエンドプロセス技術開発プロジェクトの管理を担当し、チームを率いてプロセス技術開発を推進していただきます。 ・社内他部門(デバイス、PDK、パッケージング、生産技術)や装置・材料メーカーとの密な連携を図り、開発成果を確実に遂行しつつ、技術ロードマップの策定、スケジュール管理、予算管理を行い、プロジェクトを効果的にに進行していただきます。
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エッチングプロセスエンジニア<RIE>
同社の最先端半導体製造プロセスにおいて、Cu Dual Damascene構造の形成に関するエッチング技術開発を担当いただきます。プロセス開発から装置評価、量産立ち上げ支援まで、技術の中核を担うポジションです。 【具体的には】 ・Cu Dual Damascene構造に対応したエッチングプロセスの開発・最適化 ・プラズマエッチング装置の選定・条件設定・評価(ハードマスク、低k材料対応含む) ・微細パターン形成における選択性・異方性・ダメージ制御技術の検討 ・製造工程との連携によるプロセスインテグレーション支援 ・装置メーカーとの技術折衝・共同開発 ・プロセス安定性・再現性の評価および改善提案
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プロセスエンジニア<TSV/RIE>
同社の先端パッケージング技術開発において、TSV(Through-Silicon Via)形成を中心としたRIE(反応性イオンエッチング)プロセスの開発・最適化を担当いただきます。装置評価からプロセス設計、量産立ち上げ支援まで、技術の中核を担うポジションです。 【具体的には】 ・TSV形成における深堀りRIEプロセスの開発・条件最適化 ・シリコン、絶縁膜、バリア層などの選択的エッチング技術の検討 ・プラズマエッチング装置の選定・立ち上げ・評価 ・エッチング後の形状評価(SEM、CD測定、プロファイル解析) ・製造・パッケージング部門との連携によるプロセスインテグレーション支援 ・装置メーカーとの技術折衝・共同開発
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プロセスエンジニア<露光技術担当>
同社の先端半導体製造において、露光機のレシピ・アプリケーションを活用し、リソグラフィプロセスの精度・性能向上を推進する技術開発業務を担当いただきます。装置メーカーとの連携や工程改善を通じて、歩留まり・生産性の向上に貢献していただきます。 【具体的には】 ・露光機(ArF、EUV等)のレシピ開発・最適化(アライメント、フォーカス、ドーズ、マスク補正など) ・リソグラフィ工程の精度・安定性向上に向けたアプリケーション活用 ・CD・Overlay・Focus等のプロセスウィンドウ評価・改善 ・装置メーカーとの技術折衝・共同検討 ・プロセスデータの収集・解析・フィードバック(JMP、Python等) ・製造・プロセス部門との連携による工程改善・歩留まり向上支援
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エネルギー、ISO50001担当
■下記の業務を担当いただきます。 1. エネルギー管理を部長、他のエンジニア、課員と協力して行う。 2. エネルギーマネジメント、ISO50001の導入準備に向けて、関連部門と協力して必要な情 報を収集、整理および管理する業務。 3. 従業員にISO50001に関する教育・訓練を実施し、理解と遵守を促進する業務。 4. 省エネ法、温対法の対応業務。 5. カーボンニュートラルに向けたエネルギーマネジメント戦略の策定 6. Scope3の算定ガイドライン策定 7. SBTi、CDP取得に向けた準備 8. フッ素系温室効果ガス(F-GHG)の削減推進
プロセスインテグレーション<前工程>
■プロセスインテグレーションエンジニアとして、下記業務を担当していただきます。 【具体的には】 ■中期的な品質、コスト改善戦略の立案と実行 部門内における品質課題やFコスト(不適合コスト)、製造コストの改善ポイントを中長期的な視点で抽出します。 単なる事後対応ではなく、数年先を見据えた実施計画を立案し、その遂行を監督・主導します。 ■新製品および既存製品のQCD向上 新製品のプロセス開発段階から関与し、量産移行時のQCD(品質・コスト・納期)を最大化させるためのプロセス構築を行います。 計画された製品製造において、歩留まり向上やタクトタイム短縮など、競争力を高めるための改善を継続的に実施します。 ■組織開発と技術承継(育成・保全推進) 組織内でのエンジニア育成計画を立案し、技術レベルの底上げを図ります。 プロセス技術のみならず、装置保全業務の推進や効率化についても指導・監督を行い、強い製造基盤を構築します。 ■高度な分析手法による品質課題の解決 半導体プロセスで発生する複雑な品質課題に対し、デバイス物理の知識と多様な分析手法を駆使して真因を特定します。 特定した原因に基づき、抜本的な解決策を導き出す実行力を発揮していただきます。 【業務の魅力】 新製品の開発から量産、コスト改善まで、前工程のあらゆるフェーズを主導できるため、自分の技術が事業に与えるインパクトを肌で感じられます。 デバイス物理の深い知識と、組織マネジメント・育成の経験を同時に積むことができ、技術リーダーとしてのキャリアを確立できます。
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半導体パッケージ設計エンジニア<物理検証>
アドバンスドパッケージ(2.5D/2.xD/3D等)における設計検証ルール開発業務として以下のいずれかを担っていただきます。 【具体的には】 ・Si インターポーザ, RDL インターポーザ、パッケージ基板等に関し、物理設計ルール、電気設計ルール、信頼性設計ルール等の策定やDesign Manualの作成を行っていただきます。 ・ DRC/LVS/ERC/PERC/Custom Checkに関し、ルール仕様書をもとにした検証ロジック設計、エラー検出精度やランタイムの最適化、物理検証フローやルール開発フローの構築を行っていただきます。
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設備保全職
IBM社と連携し2nmプロセス半導体の技術開発を推進しており、2025年~国内工場立ち上げ、試作、量産開始を予定しています。半導体製造設備の保守~メンテナンスに関する自動化、効率化の実施など最先端設備に関わりながら幅広く設備保全業務に携わって頂きます。 【具体的には】 ・装置の保守、修理、定期メンテ、改造 ・各生産設備の品質、コスト、生産性の監視と改善活動 ・メンテナンスに関する自動化、効率化の実施 ・生産設備に使用する消耗部品のコスト削減、メンテナンスコスト削減、効率化の立案、実行 ・設備メーカーとの交渉 ・関係部門との連携、人材育成等 ・各生産設備の品質、コスト、生産性の監視と改善活動 ・メンテナンスに関する自動化、効率化の実施 ・生産設備に使用する消耗部品のコスト削減、メンテナンスコスト削減、効率化の立案、実行 ・部下への指導、コミュニケーション、設備メーカーとの交渉、コミュニケーション ・関係部門との連携、コミュニケーション 【働き方】 2交替勤務(A:8:30-20:40、B:20:30-翌8:40) 休憩90分(15分、60分、15分の合計90分) 土日祝含む3日勤務、3日休暇
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半導体工場エンジニアリング担当(水処理設備)
■同社千歳工場における水処理設備(純水製造、排水処理、再利用設備等)の運用・改善・保全業務を担当いただきます。 【具体的には】 建設フェーズから量産フェーズへの移行に伴い、安定稼働と効率的な設備管理を実現するための技術支援を行っていただきます。 現在IIM-1を建設中ですが、今後更にIIM-2,3,4を建設予定のため、継続的に業務が発生します。 ・超純水製造設備の運転管理・性能維持・改善活動 ・排水処理設備の運用・水質管理・法令対応(排水基準、環境報告等) ・回収・再利用設備の技術評価・効率改善 ・設備トラブルの原因分析・対策立案・再発防止活動 ・EPC業者・保守業者との技術折衝・契約管理 ・製造・環境安全部門との連携による設備改善提案
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半導体工場エンジニアリング担当(機械設備)
■千歳工場における機械設備の運用・改善・保全業務を担当いただきます。 【具体的には】 建設フェーズから量産フェーズへの移行に伴い、安定稼働と効率的な設備管理を実現するための技術支援を行っていただきます。 現在IIM-1を建設中ですが、今後更にIIM-2,3,4を建設予定のため、継続的に業務が発生します。 ・空調、熱源、コンプレッサーなどのユーティリティ設備の運用・改善 ・設備の稼働状況・保全履歴の管理と予防保全の推進 ・設備トラブルの原因分析・対策立案・再発防止活動 ・建設・施工フェーズにおける技術支援(仕様確認、試運転、性能評価など) ・EPC業者・保守業者との技術折衝・契約管理 ・製造部門・環境安全部門との連携による設備改善提案
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サステナビリティ担当
下記業務を担当いただきます。 1. サステナビリティ活動全般についての推進を部長、他のエンジニア、課員と協力して行 う。 2. サステナビリティに関するレポート発行準備を部門と協力して必要な情報を収集、管理および実行する業務。 3. 従業員にサステナビリティに関する教育・訓練を実施し、理解と遵守を促進する業務。 4. 周辺地域との連携に基づく社会貢献活動の推進業務。 5. 工場内および周辺地域の生物多様性保全の推進業務。 6. サステナビリティに関する非財務情報開示準備対応業務。 7. SDGs、CSRの対応に関する業務。
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電気・電子回路開発<磁気センサ・温度センサ>
同社のセンサIC開発を担う部署にて、以下のような業務を担当していただきます。 【具体的には】 ・難易度が極めて高くブレークスルーが必要な新製品開発テーマにおける製品の開発リーダーとしての業務遂行 →強固な顧客基盤をもつ既存製品の技術を軸に、車載向けやデータセンター向けなどの新製品開発を行っていくことが組織のミッションです。 ・新製品開発の企画、開発、実行 ・新製品開発の電子回路開発、レイアウト開発 ・課題解決のための社内外の関係部門との折衝・調整 【魅力】 ■企画からエンドユーザーとの会話まで「幅広く携われる」 ・最上流からの参画:日常的に回路設計者が製品の企画フェーズから参画するため、一部分だけでなく幅広い業務に携わる手応えがあります。 ・顧客との直接対話:チップからパッケージ、テストまでトータルでサポートしているため、エンドユーザー(顧客)と直接会話しながら開発を進められます。 ■IDM(垂直統合型)ならではの技術的優位性 ・小回りの利く開発:開発・設計から製造・品質保証まで自社で行うIDMだからこそ、柔軟で小回りの利く開発が可能です。 ・多角的なアプローチ:特にセンサ開発においては、パッケージ側とも協調。センサ技術・回路設計・パッケージの3つの視点から、多角的に価値を発揮できる面白さがあります。 【働き方】 全社平均月残業時間4.8h、年間休日128日、フレックス制度、テレワーク可能と充実した環境で開発業務に従事することが可能です。 同部門においても、自分で業務を整理出来る環境は整っており、子育て等私生活をベースに、業務設計することが可能です。
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半導体パッケージ設計エンジニア
下記いずれかをご担当いただきます。 【具体的には】 【1】チップレット技術の実現に不可欠な高速インターフェイス(HBM、UCIe、SerDesなど)に関する、アドバンスドパッケージの設計技術を開発していただきます。 【2】チップレット技術の実現に不可欠な高速インターフェイス(HBM、UCIe、SerDesなど)のPHY開発において、パッケージ仕様提案を行って頂きます。 【3】アドバンスドパッケージ(2.5D/2.xD/3D等)に関し、実測と解析のコリレーションを取り電気的な設計ライブラリ整備を行って頂きます。 上記の実務経験がなくても、入社してからOJTを通じて経験を積んで頂きます。
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半導体測定ラボエンジニア
2nm世代の先端ロジック開発におけるデバイス測定業務を担っていただきます。 【具体的には】 ・半導体デバイスのI-V、 C-V、RF S-para、ノイズなどの電気的特性測定および解析業務 ・測定装置やシステムの調整・管理・保守 ・測定データの収集・解析・報告 ・チームメンバーと協力して測定ラボ装置のダウンタイム低減と効率良いラボ運営 下記に挙げる装置の一部または全部を扱える方を歓迎しています。(現在未経験だとしてもこれらに興味があり、将来的にこれらの専門性を身に着けて業務していただけるやる気のある方も大歓迎です。) ■半導体パラメータアナライザー ■パラメトリックテスター ■容量計 ■周波数カウンタ ■フルオートプローバー ■セミオートプローバー ■1/fノイズ測定器 ■熱雑音測定器 ■高周波プローブ ■ネットワークアナライザー
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モデリングエンジニア
同チームのメンバーとして、多様な設計ニーズを持つ顧客がAI(人工知能)アプリケーション向けの製品を実現できるよう、業界最先端のプロセス技術の共同最適化(Co-optimization)の最前線に立っていただきます。コンパクトモデリング・チームは、プロセス開発チームとの設計インターフェースとしての役割を果たし、すべての新しい同社プロセスにおいて、設計とプロセスの主要な相互作用を構築しています。 【具体的には】 高度にインタラクティブなチーム環境において、多様な回路設計環境下でシリコン性能を極めて正確に再現するため、SPICEレベルのシミュレーションに向けた各種デバイスモデルのソフトウェア開発および維持管理を行っていただきます。 ・同社のPDKでサポートされている業界標準の回路シミュレーションツールにおいて、コンパクト/SPICEデバイスモデルのコードおよび方程式の開発・維持管理。 ・モデルパラメータ抽出、新技術開発、およびシリコンプロセス制御モニター(PCM)のためのテスト構造の開発・維持管理。 ・技術開発チームおよびEnablementチームと密接に連携し、高品質なモデルを提供。
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デジタルチップ設計エンジニア<標準セル開発 & DTCO>
デジタルチップ設計エンジニアとして下記業務をご担当いただきます。 【具体的には】 ■標準セルおよびDTCOの推進 ・最先端テクノロジーノード向けの標準セルライブラリの設計、評価、および最適化。 ・DTCO(Design Technology Co-Optimization)活動の計画と実行。回路設計とプロセス技術の連携を強化し、最適なPPA(電力・性能・面積)ターゲットを達成する。 ・カスタムレイアウト、キャラクタライゼーション(特性評価)、および検証フローの開発と改善。 ・設計ルール、プロセスばらつき、および信頼性要件を深く理解した上での設計業務。 ■設計チーム、プロセス・デバイス開発チーム、およびEDAチームと緊密に連携する。 ■PPA目標を達成するため、新しい設計手法やツールの評価および導入を行う。 ■IPベンダーやEDAベンダーとの技術的な協議およびコラボレーション。 ■設計データのドキュメント化および維持管理。
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テストチップ設計エンジニア<物理設計・PPA解析>
テストチップ設計エンジニアとして下記業務をご担当いただきます。 【具体的には】 ■テストチップの物理設計およびPPA解析 ・バックエンド(BE)実装および関連フローの開発:チップレベルのプランニング、PG(電源/接地)ネットワーク設計から、フロアプラン、配置(Place)、CTS(クロックツリー合成)、配線(Route)、電力解析(PDNAサインオフ)、および包括的な物理検証まで、バックエンド実装フロー全体を推進する。 ・設計手法およびEDAツール・ユーティリティの開発:バックエンド実装に特化した設計手法と、関連するEDAツールのユーティリティを開発・強化する。これには、新しいプロセス技術から生じる課題へのソリューション作成や、顧客を効果的にサポートするためのユーティリティ開発が含まれる。 ・テクノロジー・ベンチマーク:詳細なテクノロジー・ベンチマークを実施し、新しいプロセス技術のPPA特性を徹底的に理解・評価する。 ■プロセス開発チーム、回路設計チーム、およびEDAベンダーと緊密に連携し、堅牢な設計フローを定義・実装する。 ■タイミング、電力、物理検証のエラーを含む、複雑な物理設計上の問題を分析しデバッグする。 ■設計プロセスおよび手法の継続的な改善に貢献する。 ■設計仕様、手法、および結果を明確かつ簡潔にドキュメント化する。
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Chip Implementation EDA Flow 開発エンジニア
Chip Implementation EDA Flow 開発エンジニアとして下記業務をご担当いただきます。 【具体的には】 ■チップ実装EDAフローの有効化(Enablement) ・サインオフ・フローの開発: RC抽出、タイミング解析、タイミング修正のためのサインオフ・フローを開発・最適化し、チップの性能と信頼性を確保する。 ・EDAプラットフォームの開発: 各設計工程の統合、デザインキットの管理、設計データベースの監視を行うEDAプラットフォームを開発・保守し、設計者が効率的に作業できる環境を構築する。 ・汎用CAD/EDA開発: 設計プロセスにおけるボトルネックを解消するため、各種設計課題を解決するEDAツールの開発・改善を行う。 ■設計チームと連携し、フローやツールに対するニーズの特定および要件定義を行う。 ■EDAベンダーと協力し、新機能の導入や既存ツールの最適化を図る。 ■開発したフローやツールの導入支援、ユーザーサポート、トラブルシューティングを行う。 ■最新のEDA技術や業界トレンドを常に把握し、社内フローへの適用可能性を評価する。 ■開発したフローおよびツールに関するドキュメントの作成と維持。
半導体製造管理 リーダー/メンバー
■マネージャーの指導の元、製造現場における生産活動の管理・監督業務を担当していただきます。現場作業者・オペレーターとの連携を図りながら、品質・納期・安全の確保を推進していただきます。 【具体的には】 ・原価管理、量産用・試作用のロット手配、振出手配 ・生産活動の運営(チョコ停対策、材料振出手配、ロット手配(量産用、試作用)) ・産業廃棄物の出荷・処理依頼と管理 ・製造現場の作業者・オペレーターの管理・指導 ・生産計画の立案・進捗管理 ・品質管理活動(QCサークルの推進、工程改善など) ・作業標準書・規程書の整備・運用 ・安全衛生管理の実施 ・他部門(営業・技術・品質保証など)との連携・調整 ・現場課題の抽出と改善活動の推進
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DFTエンジニア
2nm世代以降の最先端半導体プロセス技術の開発を支援する「イネーブルメント・チーム」に所属いただきます。次世代製造プロセスの検証に不可欠な、大規模テストチップのDFT(Design-for-Test:テスト容易化設計)実装をリードしていただきます。 【具体的には】 スキャン挿入、ATPG(自動テストパターン生成)、メモリBIST(自己診断テスト)などの手法を駆使し、歩留まり解析やEDAツールベンダーとの連携を通じて、設計品質とテスト効率の向上を目指していただきます。 ・アーキテクチャ設計:テストチップ向けのDFTアーキテクチャ(スキャン、バウンダリスキャン、メモリBIST)の定義と実装 ・検証:実装したDFT回路の機能・タイミング検証、シミュレーションによるテストカバレッジの評価 ・最適化:テストカバレッジ、コスト、時間のバランスを分析し、最適なテストソリューションを提案 ・連携:RTL設計から物理実装に至るまで、設計チームと協力してDFT機能を統合 ・シリコン評価: ATPG/MBISTパターンの作成・検証、実チップ(シリコン)の立ち上げおよびデバッグ支援 ・解析: シリコンからのテストデータを分析し、系統的な問題を特定して歩留まり(イールド)を改善 ・EDA連携: ベンダーと協力し、先端プロセス向けDFTツールの評価と手法の改善
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