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半導体／年収800万円以上／40代の求人・転職・中途採用情報
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パナソニックインダストリー株式会社
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技術マーケティング＜半導体パッケージとその材料＞
職種/業界
リサーチ・データ分析 / 半導体年収
500万円～1,000万円勤務地
大阪府門真市■電子材料の新商品企画及び技術開発を牽引し、市場投入のために関連部門と連携のうえ、総合的な戦略を立案～顧客(主にグローバル半導体メーカー)開発と折衝を担当していただきます。 【具体的には】 ・先端半導体パッケージ市場の10年先の変化を先読みし、開発ロードマップを策定と市場戦略の立案と実行 ・材料レイヤーよりも上位の基板、実装プロセスなどの知見を用いた、顧客開発と材料開発、技術マーケティング活動 ・顧客ニーズやトレンド分析に基づき、新商品のターゲットスペックや商品戦略策定 ・開発・技術部門との連携による商品具現化、顧客との折衝、開発・販売戦略をグローバルに展開 ＜詳細＞ ・将来の有線系半導体デバイス、無線系半導体デバイスの進化・必要要件を調査し、そのパッケージ技術進化予測をもって、材料開発のテーマ化、開発部門連携の上 顧客折衝を行う。 ・入社後に担当頂くアプリケーション分野を決定し、その分野の半導体デバイスのパッケージ形態を技術マーケティング、顧客との直接折衝を担当します。FAE業務も含みます。 【この仕事を通じて得られること】 ・AI開発が社会の進化をリードしている昨今、その進化を支える先端半導体パッケージ技術分野において、最先端の半導体技術を手掛けるグローバル企業とビジネスを通じてコネクト出来ます。 ・世界の半導体市場を牽引するのマーケットリーダーとの直接対話を通じて、世界を変えるような新商品の創出に挑戦する事が出来ます。 ・電子材料レイヤー視点から、地域、業界、市場といった広い視野を持って戦略を立案するなど、マーケターとしての自己成長の機会を得られます。
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デジタルチップ設計エンジニア＜標準セル開発 & DTCO＞
職種/業界
研究・開発 / 半導体年収
400万円～1,200万円勤務地
北海道千歳市 他デジタルチップ設計エンジニアとして下記業務をご担当いただきます。 【具体的には】 ■標準セルおよびDTCOの推進 ・最先端テクノロジーノード向けの標準セルライブラリの設計、評価、および最適化。 ・DTCO（Design Technology Co-Optimization）活動の計画と実行。回路設計とプロセス技術の連携を強化し、最適なPPA（電力・性能・面積）ターゲットを達成する。 ・カスタムレイアウト、キャラクタライゼーション（特性評価）、および検証フローの開発と改善。 ・設計ルール、プロセスばらつき、および信頼性要件を深く理解した上での設計業務。 ■設計チーム、プロセス・デバイス開発チーム、およびEDAチームと緊密に連携する。 ■PPA目標を達成するため、新しい設計手法やツールの評価および導入を行う。 ■IPベンダーやEDAベンダーとの技術的な協議およびコラボレーション。 ■設計データのドキュメント化および維持管理。
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次世代先端半導体の日系ファウンダリー
次世代先端半導体の日系ファウンダリー
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デバイス開発用TEG設計マネージャ
職種/業界
研究・開発 / 半導体年収
1,000万円～1,200万円勤務地
北海道千歳市■同社にて、下記業務を担当していただきます。 【具体的には】 ・2nm世代、及びBeyond 2nmの先端ロジック開発におけるTEG設計の全体管理を担当し、チームを率いてTEG設計方針を決め開発を推進 ・部門内エキスパート及び他部門（デバイス、TCAD、プロセスインテグレーション、ビッグデータ解析、PDK、パッケージング、開発企画）との密な連携を図り、開発を確実に遂行しつつ、技術ロードマップの策定、スケジュール管理、予算管理を行い、プロジェクトを円滑に進行 ・DTCOやIIMで生成される数々のインラインデータを基にしたData driven learning iterationとの相乗効果を生みながら、より高度な2nm世代、及びBeyond 2nm世代の技術開発基盤を支える創造的TEG設計を指揮
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MASKエンジニア
職種/業界
電気回路設計 / 半導体年収
400万円～1,200万円勤務地
東京都千代田区下記業務をご担当いただきます。 【具体的には】 ・Fill：チップ上でより均一なパターン密度を作成するために使用されるダミー形状の仕様の作成とコーディング、及びFillセル設計を担当いただきます。 ・Retargeting：下流のマスク作成に使用される最終的なウェーハ寸法に合わせて設計形状を変更するコードを作成する責任を負っていただきます。 ・Kerf： CD（Critical Dimension 測定、アライメント、オーバーレイ、その他の計測要件などのプロセス制御ニーズのために工場で使用される KERF （またはフレーム／スクライブ） 内のマクロを作成する責任を負っていただきます。 KERF エンジニアは、配置制約の対象となる領域内にこれらの個別マクロを配置するための自動化のためのコード作成も行っていただきます。 ・Mask Release：マスク作成に関するスケジュールを調整し、後処理されたデータをマスク製造用のマスクメーカーに転送する責任を負っていただきます。 マスクセット全体の購買管理もしていただきます。
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PDK（Process Design Kit）開発
職種/業界
電気回路設計 / 半導体年収
400万円～1,200万円勤務地
東京都千代田区2nm世代、及びBeyond 2nmのLSIを設計するためのPDK開発の業務を担っていただきます。以下のいずれかの業務を担っていただきます。 【具体的には】 ・PcellおよびSchematic Symbolの開発、サポート ・物理検証（DRC、 LVS、 ERC、 PERC）ルールの開発、サポート ・寄生素子抽出（LPE）ルールの開発、サポート ・DRM（Design Rule Manual）の開発、サポート ・EMIR（Electro Migration、 IR drop）ルールの開発、サポート ・カスタムレイアウトのオートメーション技術開発、サポート 【使用ツール】 Virtuoso、Spectre、 Voltus-Fi、 Pegasus、Quantus、 Custom Compiler、 HSPICE、ICV、StarRC、Calibre Family等
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TEGレイアウト＜デジタル＞
職種/業界
研究・開発 / 半導体年収
400万円～1,200万円勤務地
東京都千代田区半導体テストチップのレイアウトDesign及び、プロセスのPPA評価用レイアウトDesignを担当していただきます。 【具体的には】 EDAツールを使ったディジタル設計全般についてRTLからテープアウトまでを実施していただきます。また、タイミング収束、物理検証、IRdrop／EM検証などのデザイン収束にかかわる業務も担当していただきます。設計業務に関連してTCL言語、SKILL言語、その他の言語にてスクリプト作成をして頂きます。また、新たに構築する設計フローに対するトライアル、ツール動作検証、改善提案業務などを担当して頂きます。ジョブローテーションが頻繁にありますので、re-skilling能力が重視されます。
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半導体テストチップのレイアウト設計＜アナログ＞
職種/業界
研究・開発 / 半導体年収
400万円～1,200万円勤務地
東京都千代田区半導体テストチップのレイアウトDesign及び、プロセスのPPA評価用レイアウトDesignを担当して頂きます。マニュアルでのレイアウトの他に、TCL言語、SKILL言語、その他の言語でスクリプト作成してレイアウト作業をして頂きます。 【具体的には】 先端プロセスのFEOL・BEOLレイアウトルールを理解し、カスタムセル設計可能なレベルのスキルを身に着けて頂く必要があります。また、新たに構築する設計フローに対するトライアル、ツール動作検証、改善提案業務などを担当して頂きます。ジョブローテーションが頻繁にありますので、re-skilling能力が重視されます。
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先端半導体の開発・製造を目指す、日系の半導体メーカー
先端半導体の開発・製造を目指す、日系の半導体メーカー
半導体製造管理シニアマネージャー／マネージャー
職種/業界
生産管理 / 半導体年収
1,000万円～1,400万円勤務地
北海道■半導体製造（前工程・後工程いずれか）のマネジメントを担っていただきます。現場の安定稼働・品質向上・人材育成・工程改善など、製造部門の中核として活躍することが期待されています。 【具体的には】 ・製造部門の統括管理（人員配置、工程管理、設備管理）：原価管理、量産用・試作用のロット手配、振出手配、生産活動の運営（チョコ停対策、産業廃棄物の出荷・処理依頼と管理等 ・製造課長・現場リーダーとの連携による業務推進 ・生産性向上・歩留まり改善・品質安定化のための施策立案・実行 ・製造工程の改善活動（QCサークル、5S、カイゼン活動など） ・製造関連規程・標準書の整備と運用 ・安全衛生管理の推進 ・他部門（技術、品質保証、営業など）との連携・調整 ・部門社員の育成・評価・指導
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モデリングエンジニア
職種/業界
研究・開発 / 半導体年収
400万円～1,200万円勤務地
—同チームのメンバーとして、多様な設計ニーズを持つ顧客がAI（人工知能）アプリケーション向けの製品を実現できるよう、業界最先端のプロセス技術の共同最適化（Co-optimization）の最前線に立っていただきます。コンパクトモデリング・チームは、プロセス開発チームとの設計インターフェースとしての役割を果たし、すべての新しい同社プロセスにおいて、設計とプロセスの主要な相互作用を構築しています。 【具体的には】 高度にインタラクティブなチーム環境において、多様な回路設計環境下でシリコン性能を極めて正確に再現するため、SPICEレベルのシミュレーションに向けた各種デバイスモデルのソフトウェア開発および維持管理を行っていただきます。 ・同社のPDKでサポートされている業界標準の回路シミュレーションツールにおいて、コンパクト／SPICEデバイスモデルのコードおよび方程式の開発・維持管理。 ・モデルパラメータ抽出、新技術開発、およびシリコンプロセス制御モニター（PCM）のためのテスト構造の開発・維持管理。 ・技術開発チームおよびEnablementチームと密接に連携し、高品質なモデルを提供。
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テストチップ設計エンジニア＜物理設計・PPA解析＞
職種/業界
研究・開発 / 半導体年収
400万円～1,200万円勤務地
北海道千歳市 他テストチップ設計エンジニアとして下記業務をご担当いただきます。 【具体的には】 ■テストチップの物理設計およびPPA解析 ・バックエンド（BE）実装および関連フローの開発：チップレベルのプランニング、PG（電源／接地）ネットワーク設計から、フロアプラン、配置（Place）、CTS（クロックツリー合成）、配線（Route）、電力解析（PDNAサインオフ）、および包括的な物理検証まで、バックエンド実装フロー全体を推進する。 ・設計手法およびEDAツール・ユーティリティの開発：バックエンド実装に特化した設計手法と、関連するEDAツールのユーティリティを開発・強化する。これには、新しいプロセス技術から生じる課題へのソリューション作成や、顧客を効果的にサポートするためのユーティリティ開発が含まれる。 ・テクノロジー・ベンチマーク：詳細なテクノロジー・ベンチマークを実施し、新しいプロセス技術のPPA特性を徹底的に理解・評価する。 ■プロセス開発チーム、回路設計チーム、およびEDAベンダーと緊密に連携し、堅牢な設計フローを定義・実装する。 ■タイミング、電力、物理検証のエラーを含む、複雑な物理設計上の問題を分析しデバッグする。 ■設計プロセスおよび手法の継続的な改善に貢献する。 ■設計仕様、手法、および結果を明確かつ簡潔にドキュメント化する。
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インフラネットワーク運用業務
職種/業界
社内SE（インフラ） / 半導体年収
400万円～1,200万円勤務地
北海道千歳市 他同社オフィスや工場（IIM）、データセンター、各拠点を結ぶネットワークおよび、インフラ基盤を構成する各種サーバの運用管理をご担当いただきます。 【具体的には】 ■ネットワーク機器の運用及び管理、障害対応、ユーザサポート。管理機器は、L2/L3 Swich/Router/Firewall/IPS/IDS/その他アプライアンス。 ■インフラサーバ機器の運用及び管理、障害対応、ユーザサポート。管理対象は、VDIサーバ/Proxyサーバ/バックアップサーバ/Syslogサーバ。 ■物理ファシリティの運用及び管理、障害対応、ユーザサポート。管理対象は、ラック/ケーブル/PDU/電源/空調/セキュリティ機器。 ■各協力会社のマネージメント ■新規製品・サービスの選定や導入 ■運用オペレーションフローの立案、ルール策定、各種ドキュメント作成 ■各種トラブルシューティング（不具合調査、協力会社と連携して対応方針の決定）
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