仕事内容

■同社にて下記業務を担当していただきます。・TSMCの先端プロセスノードにおける、アナログPLLまたはオールデジタルPLL（ADPLL）の設計。・先端プロセスにおけるミックスドモード（混在シグナル／アナログ・デジタル混在）の設計フロー。・PLL回路の観点からの、デバイスのベンチマーク（性能評価・比較）。

必要な経験・資格

必須要件

以下全てを満たす方・電気電子工学（EE）のバックグラウンドをお持ちの方・PLLの基本理論、およびMATLABコードを用いたPLLのモデリング（モデル作成）に関する知識や経験。・スプレッド・スペクトラム・クロック（SSC：拡張変調クロック）に関する知識や経験。・ナログまたはオールデジタルPLL（ADPLL）の設計経験。

歓迎要件

・プリント基板（PCB）の設計、または測定・評価の経験・位相ノイズ（フェーズノイズ）BIST（組み込み自己テスト）回路の設計経験。・PLLのレイアウト制約およびフロアプラン（配置計画）の実務経験。・10GHz以上の高周波LCタンク（LC発振器）PLLの開発経験。・デジタル設計（Verilog、および自動配置配線［APR］）の経験。

給与

年収500万円～1,200万円

※賞与：年3回（9か月分）　固定賞与4か月分＋会社業績賞与On-Target 2か月分＋個人業績賞与On-Target 3か月分（グレードに応じて月数は異なる）

給与形態

月給制

昇給

1回

賞与

3回

諸手当

通勤手当（上限10万円/月にて全額支給）

雇用条件

雇用形態

正社員

勤務時間

固定労働時間制

就業時間

9:00〜18:00

勤務地

大阪府

転勤

場合によりあり

マイカー通勤

ー

休日・休暇

（内訳）完全週休2日制（土日祝）、年末年始休暇、夏期休暇（有休3日間）、有給休暇（初年度(最大12日), 2年目(13日), 3年目(14日), 4年目以降…+2日間（上限22日間））

年間休日125日以上

待遇・福利厚生

健康保険、雇用保険、労災保険、厚生年金確定拠出年金（DC）、確定給付年金、健康診断（法定以上の検査項目）、個人業績評価制度(PMD/Performance Management Development)、昇進（PMDによる）定年：60歳、再雇用（65歳まで）※再雇用後も基本的に定年時の年収を維持する対応となっております。

会社概要

会社名

世界トップクラスの外資系半導体ファンドリーの日本法人

平均年齢

40歳

事業内容・沿革

■半導体設計における最先端設計ソリューション開発

企業の特徴

【概要・特徴】外資系半導体ファウンドリの日本法人。世界の拠点と協力し、先端ノードを含む世界最先端の半導体技術開発に参画しています。【事業展開】主に重要顧客のデジタルインプリ設計、スタンダードセル開発・SRAMセル開発、先端技術テストチップ開発、チップインプリメンテーションの効率向上、カスタムレイアウトのサポートを担っています。また、日本の国立大学とアライアンスを締結。大学に同社のリソースを提供し、半導体システムに関する研究を共同で推進しています。【人材育成】経験豊富な技術者がマンツーマンで効率的にトレーニングを行なっています。